一、PCI-X总线研究及其主桥实现技术（论文文献综述）
林凡淼,张恒,李开杰[1]（2021）在《基于PCI6540的PCI交换电路设计与实现》文中研究说明针对目前IC测试系统中对外设部件互连标准（Peripheral Component Interconnect,PCI）及其拓展（PCI-X）接口外设的动态可扩展应用需求,提出一种基于桥芯片PCI6540的PCI/PCI-X交换电路系统方案,并根据PCI总线规范设计通用扩展平台板卡。详细介绍系统中各个模块的设计及工作原理,通过搭建测试平台对系统板卡进行测试验证。实验证明该系统板卡功能完备且逐渐增加ping包的量级（最高115200）,稳定运行至少30 min后传输时间小于15 ms,平均丢包数小于20,验证了设计的可行性与可靠性,现已应用于国产化芯片测试系统。
高伟[2]（2021）在《基于PCIe的SpaceFibre测试系统的研究与实现》文中提出SpaceFibre总线是专门面向航天器开发的高速总线,其相关测试设备较少,为了更方便的对SpaceFibre节点进行数据传输和性能测试,设计一种可在通用计算机上使用的SpaceFibre节点测试系统具有重要的实用意义。PCI Express总线因具有优良的性能,一经推出就被广泛使用,且大部分的通用计算机均具有PCIe的接口,故本文使用了PCIe接口作为SpaceFibre测试系统的上位机接口。在此基础上,本文提出了一种基于PCIe的SpaceFibre测试系统的设计并进行实现。本文在充分调研了SpaceFibre总线技术和PCIe总线技术的基础上,设计了一种基于PCIe的SpaceFibre节点测试系统,基于自顶向下的设计方法,分别进行了硬件平台选型、固件总体方案设计以及软件总体方案设计。本论文实现的测试系统可与其他SpaceFibre节点卡通信,按照SpaceFibre协议发送、接收数据。可自动进行单次测试、多次测试,生成多种测试数据,具有自环回自检功能,并在上位机提供不同格式的测试文件生成以及测试文件分割、文本分页对比等功能,便于进行测试。测试结果得出本系统功能完整,能够实现上位机与SpaceFibre节点的通信,并能够完成对SpaceFibre总线传输过程进行速度测试和传输数据正确性的测试。测试得到的PCIe平均读速率为15.93Gbps,平均写速率为23.01Gbps,SpaceFibre板间通信平均速率为1.91Gbps,均达到预期值。本系统满足了SpaceFibre节点与上位机交换数据以及对SpaceFibre总线数据传输进行测试的需求,对进一步研究SpaceFibre总线技术具有重要的实际价值。
刘鑫[3]（2020）在《基于PCI6540的通用PCI-X扩展平台设计》文中认为针对目前IC测试系统中对PCI接口外设的动态可扩展应用需求,提出了一种基于桥芯片PCI6540透明桥模式的通用PCI-X/PCI总线扩展方案。采用可编程逻辑器件CPLD及Verilog硬件编程语言实现模式控制及传输状态监控功能,并根据PCI总线规范设计了通用扩展平台板卡。通过对扩展板的系统集成及应用,测试验证PCI-X总线扩展平台,测试结果表明该扩展板功能完备、性能可靠稳定,现已应用于国产化芯片测试系统。
高哲[4]（2020）在《可配置验证环境的研究与实现》文中研究指明随着集成电路产业的跨越式发展,越来越复杂多样的功能在片上系统集成。有数据研究表明,接近五分之四的芯片开发时间集中在芯片的验证。因此突破当前验证的困境,提高设计和验证环境的开发效率是推进芯片开发进程的一个重要目标。在芯片的设计中,使用复用IP进行片上系统的集成来提高设计的开发效率。使用参数化设计是实现IP复用的一种重要方式。标准化、参数化的设计方案允许使用不同的参数配置硬件IP并将其在不同的片上系统项目中集成来加速芯片的开发。同样地,参数化可配置的验证环境可以有效地缩短验证周期。本文提出一种具有自适应性的可配置参数化验证环境。可配置验证环境的核心在于自适应性,这就意味着当设计参数发生改变时,验证环境会自适应地进行更改来配置验证环境以适应新的功能验证需求。本文提出的自适应的验证环境基于UVM验证框架通过对传统的方法学进行探究,提出一种兼容于UVM验证体系的info机制,围绕PCIe体系结构展开功能验证,开发具有树形拓扑结构的info架构。在实现高度可配置自适应验证环境的过程中,对PCIe体系结构进行研究和分析,其中包括PCIe总线的拓扑结构、地址空间、事务传送方式等技术内容。针对PCIe体系结构,提取硬件设计中关键功能验证点的参数信息,构建设计参数模型并集成到UVM验证环境中去,基于设计参数模型建立与PCIe体系结构具有相似树形拓扑结构的层次化info体系。针对PCIe事务顺序的功能验证点进行分析制定验证策略并使用info机制和参数化模型设计UVM验证组件,定义覆盖组、覆盖点,最终完成PCIe总线接口的事务顺序功能点的完备验证。针对PCIe事务的顺序的功能点搭建验证环境旨在说明自适应验证环境的具体应用场景和使用优势。通过对PCIe总线接口的事务顺序的验证过程和验证结果的分析,论述高度可配置自适应验证环境的优势和劣势。结果表明,PCIe事务顺序的功能验证环境仅需修改部分的参数信息就可以完全自适应硬件设计,后期投入的用于维护的资源十分微小。对于其他的功能验证点的验证环境而言,在每增加一个PCIe设备时,编写新的testbench时可以提高10倍的效率,优化相关UVC可以节省三分之一的时间。该验证环境在优化验证组件并使其通用化,以及推进自动化验证流程方面有着显着的作用。经过实际的验证项目实施,表明该验证环境是一个高效、高质量、可复用验证结构。本文为复用IP提出了一种高度可配置自适应验证体系结构,可有效地缩短验证周期,提高验证效率,优化验证流程。
王涛[5]（2020）在《基于PCIE 3.0协议的物理编码子层设计》文中研究指明高速串行计算机扩展总线标准（Peripheral Component Interconnect Express,PCIe）作为第三代高速串行IO总线,与过往的总线相比,能以较低成本实现极高的传输速率,正取代其余总线成为局部总线工业标准,在计算机和通信领域得到广泛应用。PCIe总线采用3层架构,其中物理层作为最底层,可进一步细分为物理编码子层（Phycial Code Sub-layer,PCS）和物理媒介适配层（Phycial Media Attachment,PMA）。PCS层作为物理层的数字逻辑部分,实现物理层对于传输数据的逻辑处理,在PCIe系统设计中有重要地位。本文基于PCIe 3.0协议,设计了一款PCS电路,支持8GT/s（Giga Transmission per second,千兆每秒）传输速率,同时支持5GT/s和2.5GT/s传输速率,向后兼容PCIe 2.0和PCIe 1.0协议。在全面研究PCIe协议的基础上,本文对PCIe总线原理进行介绍,包括拓扑结构、事务类型以及设备层次,并着重阐述物理层原理,依据数据传输方向,从发送和接收路径两方面进行展开,为后文设计做下铺垫。整体PCS电路分为3大结构,分别为数据结构、时钟结构和复位结构。PCS层具备的主要功能及特性概括为:16位内部处理位宽、可配置PIPE接口位宽、8b/10b和128b/130b编解码、数据边界对齐、采用弹性缓冲器实现时钟偏移补偿以及支持Loopback测试环路。采用VCS+Verdi组合仿真调试软件,使用UVM验证平台对主要模块进行功能验证,并基于商用验证IP（Verification IP,VIP）搭建系统验证平台进行整体传输验证。采用Design Compiler综合工具,SMIC 40nm CMOS工艺,在500MHz时钟频率下,对电路进行综合。电源电压为1.1V,温度为25℃,电路面积为16935μm2,功耗为2.99mW。基于实际应用,提出3种测试方案,并采用伪随机二进制序列（Pseudo-Random Binary Sequence,PRBS）对传输误码率进行测试。软件仿真验证结果表明设计符合PCIe 3.0协议要求,该PCS层电路可联立PMA电路组成分立物理层芯片,应用到PCIe相关设备开发。
岳义杰[6]（2019）在《基于UVM的PCIe总线接口数据传送顺序的验证方法》文中进行了进一步梳理随着半导体工艺水平的不断进步,数字电路规模不断扩大,片上系统的功能日益多样化,为了设计出符合用户需求的芯片,节约成本,要求芯片开发者需要在短时间内成功流片并使芯片成功上市。流片成功的关键之一,是对数字电路设计的完备的功能验证。而芯片日益缩短的迭代周期和系统日益复杂的功能,使芯片验证面临着更大的挑战。为了保证验证的高效性、完备性和复用性,验证所用的语言和EDA工具不断发展。目前,SystemVerilog已成为主流验证语言,而基于SystemVerilog语言的UVM方法学,为验证提供了一套成熟的框架结构,极大地增加了复用性,代表了验证方法学的发展方向。PCIe是一种高性能高带宽的通用的I/O互连总线,是当前SOC中常用的局部总线之一,其继承于PCI总线,并扩展了一系列新功能,如端到端的连接方式,基于报文的数据传送方式,虚通路和流量控制等。本文的研究对象是本人在实习单位参与开发的一款可定制化PCIe总线接口IP。该IP负责CPU与多种系统设备之间的数据传输,并管理众多的系统设备,如USB、SATA和外部显卡等,设计难度较大,需要复用于公司的众多项目。序,即数据传送的顺序（ordering）,是保证系统数据完整性的关键,也是防止系统死锁的有效方法。在计算机系统中,许多软件程序都要求计算机按照特定的顺序完成特定的事件。如果软件程序的指令在硬件电路中无法按照预期的顺序执行,则程序会发生很多未知的错误。PCIe规范中定义数据传送顺序规则就是为了在不影响设备操作程序的前提下重新排列某些事件,达到优化系统性能的目的,同时严格执行影响操作的事件顺序。合理的安排数据访问的序,对于总线设计尤其是总线接口设计至关重要,也是验证人员在验证过程中需要重点考虑的问题。本课题使用基于UVM的验证方法,对总线接口的数据传送顺序进行完备的验证。本课题中本人的工作主要有:熟悉IP的设计规范和系统结构,详细了解DMA和HOST两条数据通路上各子模块的功能,重点关注它们之间的数据传送顺序关系;基于UVM方法学,参与搭建针对该IP所有功能的验证平台,其中主要负责Interface UVC的创建和连接和在Module UVC中添加用于预测和比对ordering功能正确性的组件;负责数据传送顺序功能的验证,根据PCIe数据传送顺序规则制定完整的验证计划,验证计划中提出所有功能验证点和具体的验证方法;根据验证计划编写测试用例,不同的测试用例分别用于验证该功能的不同方面;使用VCS工具进行多次仿真,仿真成功后,收集覆盖率结果;多次重复仿真后,统计结果,成功达到100%的功能覆盖率和代码覆盖率的验证目标,完成验证。本课题充分利用了SystemVerilog语言与UVM方法学的特点,保证验证平台与测试用例的可配置性和可重用性,使其经过较小的改动或配置不同的参数便可复用于不同的项目之中,便于后期人员维护,缩短验证周期,保证验证完备性的同时提高在今后项目中的验证效率。本文也为针对PCIe等总线协议中“序”功能的验证提供了一种可行的完善的验证方法,可供业界参考。
张天宇[7]（2018）在《基于PCIe GEN3的通用信号处理平台设计与实现》文中提出近年来,信号处理领域的快速发展和封装工艺的提升实现了对大数据量的高效处理。尤其是在人工智能方面,信号处理带宽的日益增加使得传统的数据总线逐渐无法满足大数据量和强实时性的要求,PCIe总线则作为替代ISA、PCI等传统数据传输协议的I/O总线被广泛应用。时至今日,PCIe总线已经发展到了第三代,第四代也即将走出实验室阶段,但当前业内使用最普遍的仍为PCIe GEN2协议。由于近期Xilinx公司KU系列FPGA的全系列量产中出现了成熟的同时支持PCIe GEN3协议和DDR4高速缓存的FPGA型号,因此本文将该系列FPGA作为信号处理器,提出一种基于PCIe GEN3协议的通用信号处理平台的设计方案。该设计方案能够有效提高现有的信号处理能力及传输速度,实现PCIe GEN2协议两倍的实际数据带宽,并且拥有良好的通用性及可扩展性。硬件设计方面,应用了当前较为灵活的信号处理系统架构,将核心的FPGA信号处理器、DDR4高速缓存模块和PCIe GEN3高速接口集中在载卡上,使用FMC接插件用以搭配不同扩展子卡,各模块的信号速率均在10Gbps左右,并结合实际情况提出了针对性的PCB设计要求以提高信号完整性。软件设计方面,针对PCIe GEN3的驱动及实际应用设计了DMA引擎,提高了带宽利用率,针对实际应用设计了DDR4读写引擎,充分发挥DDR4高速缓存模块的性能,并对实际测试数据进行了记录和分析。
梁国栋[8]（2018）在《基于ZynqAPSoC的AXI-PCI主桥设计与实现》文中指出Xilinx推出的Zynq全可编程平台,包含了以硬核处理器为核心的处理器系统与可编程逻辑两大部分,二者通过内部高速互连总线进行互联。这样的结构使得整个芯片在性能、功耗、成本、灵活性、可扩展性等方面表现出突出的优势,为嵌入式的发展提供了有力的支援。PCI（Peripheral Component Interconnect）总线,历经多年的发展完善,凭借其高性能和稳定性,在计算机领域得到了广泛的应用。本文希望在Zynq平台上实现主机与PCI子卡的相互通信。本文的内容主要分为三部分:第一部分是对背景知识研究介绍。对论文中所涉及到的AXI（Advanced eXtensible Interface）、PCI、PLB（Processor Local Bus）三种总线协议的特点、信号含义和总线常见事务类型的时序以及项目所采用的Zynq-7000平台的组成结构、特点等方面进行了深入研究。第二部分是对项目中核心设计部分的介绍。为了实现主机与PCI子卡的相互通信,需要PCI主桥的支持。在深入研究了国内外相关资料的基础上,本文最终确定了采用IP（Intellectual property）复用的技术方式,通过AXI-PLB接口转换模块和PLB-PCI主桥IP,来实现主桥功能,对AXI总线与PCI总线进行分割与管理。这种设计方式不但降低了设计难度,增强了设计的稳定性和可靠性,且AXI-PLB接口转换模块的实现,也利于将其它基于PowerPC的IP移植到ARM平台上,有很好的复用价值。AXI-PLB接口转换模块基于状态机控制,实现了对AXI和PLB两种总线上事务进程的匹配与转换,文中对状态机的跳转情况以及跳转条件进行了详细说明。除此之外,对设计中使用的PLB-PCI主桥IP的功能、结构特点等方面进行了深入研究。最后搭建验证平台对整个AXI-PCI主桥逻辑进行仿真验证。第三部分是对基于Zynq-ZC706系统构建的介绍,包括硬件平台构建和软件平台构建两部分。硬件平台的构建主要包括硬件平台工程的建立、地址分配、IP复用、综合、时序收敛、实现等过程。软件平台的构建主要包括裸机程序的开发和调试等。本文通过插入ILA核（Internal Logic Analyzer）的方式对裸机程序进行了调试,并对调试结果进行了详细的分析,最终论证了设计的正确性,为基于Zynq与PCI接口的设计提供了一种切实可行的解决方案。
林振华[9]（2011）在《基于PCI-X和RocketIO的高速数据传输系统设计》文中进行了进一步梳理串行传输技术具有更高的传输速率和更低的设计成本,已成为业界首选,被广泛应用于高速通信领域。针对需要高速大吞吐量数据传输的雷达系统,在双PowerPC 7447A处理器模块上实现了基于PCI-X和RocketIO的高速串行数据传输通道。文中描述了设计方案、实现原理和RocketIO收发控制电路的状态机,给出了测试信号时序波形图,并对测试结果进行了性能分析。该设计已成功应用在雷达系统中,性能稳定可靠,可以实现最高200 MB/s传输速率。
闫攀[10]（2010）在《SATA硬盘阵列的研究与实现》文中认为在户外的科学活动中,常常需要便携的设备,实时记录海量的实验数据,以便于后续分析。而目前市场上的数据采集系统,通常不能同时具有高速、海量、便携的特点。在以上背景下,设计了基于SATA硬盘的磁盘阵列系统。系统中,采用ARM为管理核心,FPGA为传输桥梁,SATA硬盘为存储介质,组成大容量的磁盘阵列,真正实现了系统的脱机运行。在数据采集时,采用PCI-X1.0协议传输,满足数据高速传输的的性能;在数据回收时,使用USB接口,与计算机通信,简单通用,降低了系统的复杂性。本论文在原有硬件平台的基础上,优化了前期设计中的基本功能模块;分析了影响系统稳定性的因素,着重提高了PCI-X主桥的性能,使总线能够在133MHz下稳定传输;开发了数据从硬盘到计算机传输过程中的底层驱动程序,实现了数据回放的功能;同时还研究了系统中文件管理的实现方法。
二、PCI-X总线研究及其主桥实现技术（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、PCI-X总线研究及其主桥实现技术（论文提纲范文）
（1）基于PCI6540的PCI交换电路设计与实现（论文提纲范文）
| 1 引言 |
| 2 交换电路设计 |
| 2.1 PCI6540简介 |
| 2.2 时钟模块设计 |
| 2.3 上下游接口模块设计 |
| 2.4 基本模式配置模块设计 |
| 2.5 电源模块设计 |
| 2.6 整板PCB设计 |
| 3 电路测试 |
| 3.1 测试环境 |
| 3.2 测试结果 |
| 4 结论 |
（2）基于PCIe的SpaceFibre测试系统的研究与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.1.1 研究背景 |
| 1.1.2 研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 论文的主要工作及章节安排 |
| 1.3.1 课题研究目的与主要工作 |
| 1.3.2 论文章节安排 |
| 第2章 相关协议研究 |
| 2.1 PCIe协议研究 |
| 2.1.1 PCI系列协议发展 |
| 2.1.2 PCIe总线拓扑结构 |
| 2.1.3 PCIe协议分层结构 |
| 2.1.4 PCIe总线数据传输 |
| 2.1.5 PCIe寄存器配置空间 |
| 2.1.6 PCIe中断机制 |
| 2.2 SpaceFibre协议研究 |
| 2.2.1 SpaceFibre协议分层结构 |
| 2.2.2 SpaceFibre总线拓扑结构 |
| 2.2.3 SpaceFibre数据格式 |
| 2.2.4 SpaceFibre数据传输过程 |
| 2.3 本章小结 |
| 第3章 基于PCIe的 SpaceFibre测试系统软硬件方案设计 |
| 3.1 整体方案设计概述 |
| 3.1.1 功能设计与技术指标 |
| 3.1.2 硬件选型与固件方案设计 |
| 3.2 SpaceFibre通信模块设计 |
| 3.3 DDR高速缓存模块设计 |
| 3.3.1 DDR3 MIG IP核解决方案 |
| 3.3.2 DDR3 FDMA IP核解决方案 |
| 3.4 PCIe通信接口模块设计 |
| 3.4.1 Xilinx提供的三种IP核对比 |
| 3.4.2 XDMA IP核的介绍 |
| 3.4.3 PCIe链路LTSSM状态机 |
| 3.5 上位机驱动软件方案设计 |
| 3.5.1 XDMA中的DMA启动流程 |
| 3.5.2 基于XDMA的驱动解决方案 |
| 3.5.3 驱动程序开发环境搭建 |
| 3.6 上位机应用软件程序设计 |
| 3.7 本章小结 |
| 第4章 基于PCIe的SpaceFibre测试系统的实现及功能验证 |
| 4.1 整体实现方案简述 |
| 4.2 SpaceFibre光纤通信模块实现与验证 |
| 4.2.1 SpaceFibre光纤通信模块实现 |
| 4.2.2 SpaceFibre光纤通信模块验证 |
| 4.3 DDR高速缓存模块实现与验证 |
| 4.3.1 DDR高速缓存模块实现 |
| 4.3.2 DDR高速缓存模块验证 |
| 4.4 PCIe通信接口模块实现与验证 |
| 4.4.1 PCIe通信接口模块实现 |
| 4.4.2 PCIe通信接口模块验证 |
| 4.5 上位机软件功能实现与测试 |
| 4.5.1 上位机软件功能实现 |
| 4.5.2 上位机软件功能验证 |
| 4.6 测试结果正确性验证 |
| 4.7 速度测试结果与分析 |
| 4.8 本章小结 |
| 第5章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简历及攻读学位期间发表的学术论文与研究成果 |
（3）基于PCI6540的通用PCI-X扩展平台设计（论文提纲范文）
| 1 PCI总线要点概述 |
| 1.1 PCI总线架构 |
| 1.2 PCI桥概述 |
| 2 PCI-X扩展板系统设计 |
| 2.1 PCI6540特性概述 |
| 2.2 系统方案设计 |
| 3 扩展板硬件设计 |
| 3.1 PCI-X信号及接口设计 |
| 3.2 中断电路设计 |
| 3.3 时钟电路设计 |
| 3.4 配置电路设计 |
| 4 硬件编程及桥配置 |
| 4.1 硬件程序方案设计 |
| 4.2 时钟配置模块设计 |
| 4.3 其他模块设计 |
| 4.4 PCI桥配置 |
| 5 测试与分析 |
| 6 结束语 |
（4）可配置验证环境的研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题背景与研究意义 |
| 1.2 验证重用存在的问题和挑战 |
| 1.3 论文研究内容和主要章节安排 |
| 第二章 PCIe体系结构 |
| 2.1 PCIe技术概述 |
| 2.2 PCIe的事务和地址空间 |
| 2.2.1 PCIe的地址空间 |
| 2.2.2 PCIe的事务与传送方式 |
| 2.3 PCIe的配置空间 |
| 2.4 PCIe的ordering模型 |
| 2.4.1 PCIe的虚拟通路 |
| 2.4.2 ordering规则 |
| 2.5 本章小结 |
| 第三章 自适应可配置验证环境的构建 |
| 3.1 自适应验证环境架构体系 |
| 3.2 建立设计参数模型 |
| 3.2.1 feature的定义 |
| 3.2.2 feature的自动化处理和UVM集成 |
| 3.3 info机制 |
| 3.4 基于IP层次的info机制 |
| 3.5 自适应的接口绑定 |
| 3.6 本章小结 |
| 第四章 自适应环境下的PCIe接口的ordering的功能验证 |
| 4.1 对设计的验证功能点的提取 |
| 4.2 制定验证计划和验证策略 |
| 4.3 自适应验证平台的搭建 |
| 4.3.1 UVM的基本验证架构 |
| 4.3.2 自适应sequence |
| 4.3.3 Scoreboard和Reference Model |
| 4.3.4 功能覆盖率 |
| 4.3.5 测试case |
| 4.4 本章小结 |
| 第五章 验证平台和结果分析 |
| 5.1 验证环境 |
| 5.2 功能验证结果分析 |
| 5.2.1 DMA功能验证结果分析 |
| 5.2.2 HOST功能验证结果分析 |
| 5.3 覆盖率分析 |
| 5.4 自适应验证环境的优劣势分析 |
| 5.5 本章小结 |
| 第六章 总结和展望 |
| 6.1 工作总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（5）基于PCIE 3.0协议的物理编码子层设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 选题背景及意义 |
| 1.2 国内外相关研究 |
| 1.3 论文研究工作 |
| 1.4 论文结构 |
| 第2章 PCIe协议及物理层概述 |
| 2.1 PCIe拓扑结构 |
| 2.2 PCIe事务 |
| 2.3 PCIe设备层次结构 |
| 2.4 PCIe物理层原理 |
| 2.4.1 发送部分 |
| 2.4.2 接收部分 |
| 第3章 PCIe 3.0物理编码子层设计 |
| 3.1 PCS层设计流程 |
| 3.2 PCS层功能 |
| 3.3 PCS层整体架构设计 |
| 3.3.1 数据结构 |
| 3.3.2 时钟结构 |
| 3.3.3 复位结构 |
| 3.4 模块设计 |
| 3.4.1 发送通路lane_tx |
| 3.4.2 接收通路lane_rx |
| 3.4.3 时钟控制模块clk_ctl |
| 3.4.4 PIPE控制模块pwr_ctl |
| 第4章 仿真验证 |
| 4.1 验证策略 |
| 4.2 模块仿真 |
| 4.2.1 8b/10b编解码模块仿真 |
| 4.2.2 128b/130b编码模块仿真 |
| 4.2.3 数据边界检测模块仿真 |
| 4.2.4 Gen3数据流对齐模块仿真 |
| 4.2.5 SKP字符对齐模块仿真 |
| 4.2.6 弹性缓冲器模块仿真 |
| 4.2.7 时钟控制模块仿真 |
| 4.2.8 PIPE控制模块仿真 |
| 4.3 系统仿真 |
| 4.4 资源占用及时序分析 |
| 第5章 测试 |
| 5.1 测试方案 |
| 5.1.1 测试方案一 |
| 5.1.2 测试方案二 |
| 5.1.3 测试方案三 |
| 5.2 PRBS测试 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 附录A 攻读学位期间申请的软件着作权 |
| 附录B 8b/10b编解码查找表 |
| 附录C 主要接口信号 |
| 致谢 |
（6）基于UVM的PCIe总线接口数据传送顺序的验证方法（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题背景 |
| 1.2 芯片验证的发展与挑战 |
| 1.2.1 功能验证 |
| 1.2.2 验证语言的发展 |
| 1.2.3 验证方法学的发展 |
| 1.2.4 验证面临的挑战 |
| 1.3 课题主要内容及章节安排 |
| 第二章 通用验证方法学 |
| 2.1 UVM验证平台 |
| 2.2 UVM核心功能 |
| 2.2.1 factory机制 |
| 2.2.2 TLM通信 |
| 2.2.3 Phase机制 |
| 2.2.4 消息机制 |
| 2.2.5 核心基类 |
| 2.2.6 Sequence机制 |
| 2.3 课题相关UVM特性 |
| 2.3.1 Virtual sequence |
| 2.3.2 sequence与 driver的双向通信 |
| 2.3.3 config机制 |
| 2.4 本章小结 |
| 第三章 PCIe体系结构与ordering规则 |
| 3.1 PCIe总线结构 |
| 3.1.1 拓扑结构 |
| 3.1.2 数据链路 |
| 3.1.3 层次结构 |
| 3.2 PCIe核心概念 |
| 3.2.1 Posted和 Non-posted传送方式 |
| 3.2.2 PCIe事务类型 |
| 3.2.3 虚通路 |
| 3.2.4 流量控制 |
| 3.3 Ordering规则 |
| 3.3.1 生产者/消费者模型 |
| 3.3.2 PCIe ordering |
| 3.4 本章小结 |
| 第四章 系统结构分析与验证平台设计 |
| 4.1 IP系统结构 |
| 4.1.1 IP综述 |
| 4.1.2 子模块设计 |
| 4.2 基于UVM的验证平台设计 |
| 4.2.1 分层验证平台 |
| 4.2.2 核心组件 |
| 4.2.3 环境事务 |
| 4.2.4 Sequence设计 |
| 4.3 验证计划 |
| 4.3.1 验证功能描述 |
| 4.3.2 测试点和验证方法 |
| 4.3.3 Test和 sequence |
| 4.3.4 覆盖率和错误报告 |
| 4.4 本章小结 |
| 第五章 验证与结果分析 |
| 5.1 验证环境与流程 |
| 5.1.1 验证环境 |
| 5.1.2 验证流程 |
| 5.2 Ordering功能验证 |
| 5.2.1 DMA数据通路仿真与分析 |
| 5.2.2 HOST数据通路仿真与分析 |
| 5.3 覆盖率结果分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（7）基于PCIe GEN3的通用信号处理平台设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本文主要内容及章节安排 |
| 第2章 通用信号处理平台总体设计 |
| 2.1 FPGA信号处理器简介 |
| 2.2 PCIe GEN3 简介 |
| 2.2.1 PCIe GEN3 协议拓扑结构介绍 |
| 2.2.2 PCIe GEN3 协议体系结构介绍 |
| 2.3 DDR4高速缓存简介 |
| 2.3.1 DDR4主要参数 |
| 2.3.2 DDR4与DDR3 的主要区别 |
| 2.4 基于PCIe GEN3 的通用信号处理平台的系统架构 |
| 2.5 本章小结 |
| 第3章 基于PCIe GEN3 的信号处理平台硬件设计 |
| 3.1 总体设计方案 |
| 3.2 载卡设计方案 |
| 3.2.1 信号处理芯片设计 |
| 3.2.2 PCIe GEN3 接口电路设计 |
| 3.2.3 DDR4高速缓存模块设计 |
| 3.2.4 FMC接口电路设计 |
| 3.2.5 信号完整性设计及PCB设计 |
| 3.3 扩展子卡设计方案 |
| 3.4 本章小结 |
| 第4章 基于PCIe GEN3 的信号处理平台软件设计 |
| 4.1 FPGA内部逻辑设计 |
| 4.1.1 PCIe GEN3的DMA引擎设计 |
| 4.1.2 DDR4高速缓存模块的读写引擎设计 |
| 4.2 信号处理平台的上位机软件设计 |
| 4.3 性能测试方式及结果分析 |
| 4.3.1 PCIe GEN3 接口测试方式及结果分析 |
| 4.3.2 DDR4模块测试方式及结果分析 |
| 4.4 本章小结 |
| 总结 |
| 参考文献 |
| 附录 |
| 攻读学位期间发表论文与研究成果清单 |
| 致谢 |
（8）基于ZynqAPSoC的AXI-PCI主桥设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要工作与内容安排 |
| 第二章 AXI、PLB与PCI总线协议 |
| 2.1 AXI总线 |
| 2.1.1 AXI总线特点 |
| 2.1.2 AXI总线信号定义 |
| 2.1.3 AXI总线事务 |
| 2.2 PLB总线 |
| 2.2.1 PLB总线特点 |
| 2.2.2 PLB总线信号定义 |
| 2.2.3 PLB总线事务 |
| 2.3 PCI总线 |
| 2.3.1 PCI总线特点 |
| 2.3.2 PCI总线信号定义 |
| 2.3.3 PCI总线事务 |
| 2.3.4 PCI配置空间 |
| 2.4 本章小结 |
| 第三章 AXI-PCI主桥的设计与验证 |
| 3.1 AXI-PCI主桥的设计实现 |
| 3.1.2 AXI-PLB接口转换模块的设计实现 |
| 3.1.3 PLB-PCI主桥IP的研究 |
| 3.2 AXI-PCI主桥验证 |
| 3.2.1 验证环境 |
| 3.2.2 验证平台 |
| 3.2.3 验证流程 |
| 3.2.4 仿真结果分析 |
| 3.3 本章小结 |
| 第四章 基于Zynq的AXI-PCI主桥的实现 |
| 4.1 Zynq开发平台简介 |
| 4.1.1 Zynq平台简介 |
| 4.1.2 Zynq-ZC706开发板简介 |
| 4.2 硬件平台的构建 |
| 4.3 软件开发 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（9）基于PCI-X和RocketIO的高速数据传输系统设计（论文提纲范文）
| 0 引 言 |
| 1 系统介绍和工作原理 |
| 2 系统设计与实现 |
| 2.1 PCI-X接口 |
| 2.2 收发缓存 |
| 2.3 发送传输控制电路 |
| 2.4 接收传输控制电路 |
| 3 设计结果与性能分析 |
| 4 结束语 |
（10）SATA硬盘阵列的研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 论文背景与意义 |
| 1.2 系统原理 |
| 1.2.1 系统框图 |
| 1.2.2 数据流程 |
| 1.2.3 接口介绍 |
| 1.2.4 辅助测量工具 |
| 1.3 论文研究的内容 |
| 第2章 数据存储过程 |
| 2.1 FPGA 内部模块 |
| 2.2 数据存储流程 |
| 2.2.1 配置过程 |
| 2.2.2 存储过程 |
| 2.3 FIFO 设计优化 |
| 2.3.1 前期设计 |
| 2.3.2 FIFO 优化 |
| 2.3.3 后期效果 |
| 2.4 位宽转换模块 |
| 2.4.1 前期设计 |
| 2.4.2 模块优化 |
| 2.5 PCI-X 主桥 |
| 2.5.1 内部模块 |
| 2.5.2 状态机的优化 |
| 2.5.3 优化后状态机的设计 |
| 2.5.4 时钟的优化 |
| 2.5.5 逻辑优化 |
| 2.6 ARM 控制 |
| 2.7 本章小结 |
| 第3章 数据回放过程 |
| 3.1 数据流程 |
| 3.2 CY7C68013A 功能设计 |
| 3.2.1 模块功能 |
| 3.2.2 程序流程 |
| 3.3 IDE 控制器设计 |
| 3.3.1 FIFO |
| 3.3.2 寄存器组 |
| 3.3.3 状态机 |
| 3.4 ARM 功能设计 |
| 3.4.1 双口RAM 读写 |
| 3.4.2 命令格式转换 |
| 3.5 PCI-X 控制器设计 |
| 3.6 调试过程 |
| 3.7 本章小结 |
| 第4章 文件管理 |
| 4.1 文件系统介绍 |
| 4.2 文件管理的实现方法 |
| 4.3 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
四、PCI-X总线研究及其主桥实现技术（论文参考文献）
- [1]基于PCI6540的PCI交换电路设计与实现[J]. 林凡淼,张恒,李开杰. 电子与封装, 2021(11)
- [2]基于PCIe的SpaceFibre测试系统的研究与实现[D]. 高伟. 中国科学院大学(中国科学院国家空间科学中心), 2021(01)
- [3]基于PCI6540的通用PCI-X扩展平台设计[J]. 刘鑫. 电子设计工程, 2020(12)
- [4]可配置验证环境的研究与实现[D]. 高哲. 西安电子科技大学, 2020(05)
- [5]基于PCIE 3.0协议的物理编码子层设计[D]. 王涛. 湖南大学, 2020(07)
- [6]基于UVM的PCIe总线接口数据传送顺序的验证方法[D]. 岳义杰. 西安电子科技大学, 2019(02)
- [7]基于PCIe GEN3的通用信号处理平台设计与实现[D]. 张天宇. 北京理工大学, 2018(07)
- [8]基于ZynqAPSoC的AXI-PCI主桥设计与实现[D]. 梁国栋. 西安电子科技大学, 2018(02)
- [9]基于PCI-X和RocketIO的高速数据传输系统设计[J]. 林振华. 现代雷达, 2011(06)
- [10]SATA硬盘阵列的研究与实现[D]. 闫攀. 哈尔滨工程大学, 2010(05)